初めてのXilinx

XilinxのISE無料版を使ってみる

　ＦＰＧＡや、ＣＰＬＤのメーカーは開発ツールを無料で公開してます。
　ここでは、XilinxのＩＳＥというソフトを使ってVerilog-HDLでロジックをつくるまでを紹介します。

ソフトを手に入れる

　最新のＩＳＥは無償 ISE WebPACK 5.2i にありますが、最新のVer5.2はWin2000,XP専用となっておりWin98SEの人には使えません。
　（04/04/15追記　６．２までバージョンが上がってます。）　無料ＩＳＥ過去のリリースに昔のＩＳＥがありますので、ISE WebPACK 4.2WP3.0 - 7/16/2002リリースをダウンロードしてください。
　なぜかInternetExplorerでは見えません。　Netscapeで見てください。
　（04/04/15追記　ＩＥでも文字のエンコードを自動に設定すると見えました。）
　WebPACK_42wp30_full_installerとMXE_42wp00_full_installerの両方が必要です。

あ、そのまえにユーザー登録する

　無償 ISE WebPACK 5.2i のISE WebPackダウンロードの登録ボタンでユーザー登録しなくてはなりません。
　メールアドレスや使い道に答えて、ユーザーＩＤをゲットしておいてください。
　Ｘｉｌｉｎｘからメールが届いてライセンスファイルが添付されてます。

インストールする

　二つのファイルをダウンロードしたら、WebPackをダブルクリックして実行します。　ちょっと時間がかかりますがインストールしてください。
　つぎにMXEのほうも実行してインストールします。
　インストールが終わったら、ダウンロードしてきた二つのファイルは不要です。　捨ててもいいですが、再インストールのためにＣＤにでも焼いて保管しておきましょう。

　さっきメールで届いたライセンスファイルはc:\Modeltech_xeの直下にコピーしておきます。
　スタートメニューに追加されたModelSim XE/Licensing Wizardを実行して、今コピーしたライセンスファイルの在処をソフトに教えて上げます。

マニュアルを用意する

　ザイリンクス４ソフトウェアマニュアルにいろいろなマニュアルが落ちてます。
　とりあえず、ISE4 チュートリアルだけあればＯＫでしょう。

Verilogのソースを書く

　広島県立西部工業技術センターや、Verilogのマニュアル ver 1.0が参考になると思います。
　moduleごとにファイルを分けて記述するとあとでシミュレーションするときに楽です。

　とりあえず、こんなソースを書いてみました。　test.v

ＩＳＥを起動する

　デスクトップにWebPackのアイコンが出来ている筈なのでダブルクリックしてください。
　file/new projectでダイアログが開きますから、プロジェクトネームを適当に決めてください。
　Deviceを適当にSpartan2とかにして、Design flowをXST Verilogに変更してください。
　書いたソースはプロジェクトネームのディレクトリに放り込んで置いてください。

　source in projectという窓が開きます。
　プロジェクト名とデバイス名が表示されている筈なので、プロジェクト名のところで右クリックしてAdd Sourceしてください。
　さっき書いたソースファイルが見えているはずです。
　それをクリックしてＯＫしてください。
　Source in Projectの窓にソース.vが見えましたか。
　ソースをクリックしておいてください。

コンパイルする

　その下の窓のProgres for Current Sourceの中のSynthesizeをダブルクリック！
　赤いバッテンが点いたら文法エラーです。
　＋マークの下にView Synthesize Reportがありますので、ダブルクリックしてエラーを発見してください。

　Source in Projectのソースファイルをダブルクリックすればエディタが開きますから修正してください。

　もう一度、Synthesizeをダブルクリック。
　緑のチェックマークならＯＫです。

シミュレーションのための波形入力

　Source in Project窓のソースファイルで右クリック。
　New Sourceを選んで、Test Bench Waveformをクリック。　ファイル名をソース_simなどと適当にタイプしてＯＫ。

　クロック信号のダイアログが出ますが、とりあえずＯＫ。
　波形入力画面になりますので、動くような条件を適当に作ってください。
　クリックすれば波形は反転します。
　Save Waveformしたら、Move end of testbench窓が開きます。
　中の数字を１００とか適当に大きくしてください。　デフォルトでは最後に入力波形をクリックした時間から一クロックしかシミュレーションが進みません。
　そいでExitして、もとの画面に戻ってください。

いよいよシミュレーション

　ソース_sim.tbwをクリックして下側の窓にModelSim Simulatorを出して＋を押してメニューを展開して、Generate Expected Simulation Resultをダブルクリック！
　さっきのHDL Bencherが開いて波形が出たら、思った通りの動作かどうか確認してくださいな。

配置配線

　シミュレーションが思い通りになったら、ピン配置を決めて配置配線しましょう。
　下側の窓（Processes of Current Source）の一番上のDesign Entry Utilitiesの中の
User Constraints/Edit Implementaion Constraints(Constraints Editor)をダブルクリック。
　そうすると、Constraints Editorが開きます。

　Portsというタブをクリックすると、外部信号の表が出てきます。
　その中のLocationにP10などとピン指定を書き込んでいってください。
　全部のピンを指定したらfile/saveしてください。　Translateが再度必要だ！と文句言われますけどＯＫで逃げてください。

　file/exitで元に戻ってください。
　で、Noticeのダイアログが開きます。　今やったピン配置を設計に反映したいなら、[RESET]を、今やったピン配置を無かったことにしたければ[Retain]をクリックします。
　Implement Designをダブルクリックして配置配線を実行してください。　Done:completed successfully.と出ればＯＫです。
　下側の窓のPlace & Route/Pad Reportをクリックするとピン配置表が表示されますので、プリント基板側の回路図と照合しておきましょう。

焼く

　下側の窓のGenerate Programming Fileをダブルクリックするとビットストリームが生成されます。

失敗例の紹介

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